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DEVICE
UNDER
TEST
TEST POINT
OUTPUT
CL*
* Includes all probe and jig capacitance
Figure 5.
MC54/74HC533A
TEST CIRCUITS
DEVICE
UNDER
TEST
TEST POINT
OUTPUT
1 kΩ
CL*
CONNECT TO VCC WHEN
TESTING tPLZ AND tPZL
CONNECT TO GND WHEN
TESTING tPHZ AND tPZH
* Includes all probe and jig capacitance
Figure 6.
LATCH 11
ENABLE
OUTPUT 1
ENABLE
D0
3
DQ
EXPANDED LOGIC DIAGRAM
D1
D2
D3
D4
4
7
8
13
DQ
DQ
DQ
DQ
D5
14
DQ
D6
17
DQ
D7
18
DQ
LE
LE
LE
LE
LE
LE
LE
LE
2
5
6
9
12
15
16
19
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
High–Speed CMOS Logic Data
5
DL129 — Rev 6
MOTOROLA