xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx xxxxx
xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x
xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx
xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx
CP
U/D
PE
D0 D1 D2 D3 D4 D5 D6 D7
PE
U/D
CP
TC
CEP
CET
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
least significant 8-bit counter
D0 D1 D2 D3 D4 D5 D6 D7
PE
U/D
CP
TC
CEP
CET
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
D0 D1 D2 D3 D4 D5 D6 D7
PE
U/D
CP
TC
CEP
CET
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
D0 D1 D2 D3 D4 D5 D6 D7
PE
U/D
CP
TC
CEP
CET
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
most significant 8-bit counter
001aal295
Fig 4. Synchronous multistage counting scheme