Overview
The  EM638325  SDRAM  is  a  high-speed  CMOS  synchronous  DRAM  containing  64  Mbits.  It  is  internally  configured as  a  quad  512K  x  32  DRAM  with  a  synchronous  interface  (all  signals  are  registered  on  the  positive  edge  of  the  clock signal,  CLK).  Each  of  the  512K  x  32  bit  banks  is  organized  as  2048  rows  by  256  columns  by  32  bits.  Read  and  write accessesto the SDRAM are burst oriented; accesses start at a selected location and continuefor a programmed number of  locations  in  a  programmed  sequence.  Accesses  begin  with  the  registration  of  a  BankActivate  command  which  is  then followed by a Read or Write command.